Tesis

Profesor	Estatus del alumno
Ramírez Salinas Marco Antonio	Graduado

No.	Tesis	Alumno
1	Desarrollo de un modelo para la administración de planes de contingencia basados en ITIL	Villa Vargas Francisco Javier MCIC Director 1
2	Diseño de un transductor MEMS de alta sensibilidad basado en estructuras de perfil en U invertido poliméricas	Yáñez Sotelo Jesús MCIC Director 1
3	Diseño de un rob-distribuido para procesadores superescalares	García Ordaz José Raúl MCIC Director 1
4	Alligator_os embedded operating system	Alonso Lazcano Adrián MCIC Director 1
5	Metodología para el desarrollo de bibliotecas de funciones hardware	Gómez Conde Alejandro MCIC Director 1
6	Administración de recursos hardware en arquitectura reconfigurables	Mata Villanueva José de Jesús MCIC Director 1
7	Diseño de un procesador superescalar para sistemas embebidos	Hernández Calderón César Alejandro DCC Director 1
8	Diseño de la unidad de gestión de memoria (MMU) para procesadores superescalares	Preciado Llanes Fernando MCIC Director 2
9	Design and Implementation of a Multimedia Extension for a RISC Processor	Martínez Montes Eduardo Jonathan MCIC Director 1
10	Diseño de un procesador de sistema para arquitecturas RISC	Martínez Trejo Diana Olivia MCIC Director 1
11	Design of a Load/Store Queue with Out-of-Order Execution	Ruiz Ramírez Abraham Josafat MCIC Director 1
12	Diseño de una jerarquía de memoria para procesadores embebidos	Mondragón García Gustavo MCIC Director 1
13	Desarrollo de una herramienta para el diseño de sistemas reconfigurables	Román Palacios Israel MCC Director 2
14	Metodología de monitoreo para la validación de circuitos VLSI	Rangel Martínez Jaime Ismael MCC Director 2
15	Diseño e implementación del bus local para el procesador Lagarto	Quiroz Mercado Job Isaias MCIC Director 1
16	Non-conventional Vector Units for Big Data Workloads	Pavón Rivera Julián MCIC Director 1
17	Sistema de arranque de un SoC tipo RISC	Vargas Valdivieso Ivan MCIC Director 1
18	Modelo de representación de conceptos en espacios vectoriales de altas dimensiones	Quiroz Mercado Job Isaias DCC Director 2
19	Interconnection Network and Memory Hierarchy for Multi-core Processors Based on the Lagarto I RISC-V Architecture	Leyva Santes Neiel Israel MCIC Director 2
20	From FPGA to ASIC: A RISC-V processor experience	Rojas Morales Carlos MCIC Director 1
21	A Multithreading RISC-V Implementation for Lagarto Architecture	Mendoza Escobar Jonnatan MCIC Director 1
22	Dragonfang: An Embedded, General Purpose, RISC-V Based Vector Extension for the Lagarto Hun Processor	Casañas Roque Juan Daniel MCIC Director 1
23	"Implementación de sistema operativo para arquitectura RISC-V"	Arreola Zamora Moisés MCIC Director 2
24	Herramientas de evaluación de CPUs RISC-V a nivel de microarquitectura	Cureño Contreras Erick Brandon MCIC Director 1